背景

目的

静态时序分析的目的是验证设计是否符合规定的时序约束，同时基于时序分析的结果，在不满足的情况下决定如何修改优化来满足对应的时序约束。

静态时序分析主要内容

优缺点

优点

• 执行速度快
• 不需要测试向量，减少验证时间
• 测试覆盖率高
• 能完成动态仿真不能实现的复杂分析

缺点

• 不能验证功能
• 只能验证同步时序电路的时序特性
• 不能自动识别设计中的特殊路径。

基于PT 的静态时序分析

外部输入

design

主要包括网表

library

通常是lef/def/liberty 等文件

记录了timing arc的信息

Interconnect data

反标的寄生数据 parasitic文件。

主要是记录逻辑器件和器件之间的连线延时。

布局布线之后通常是通过Wireload Model根据橡皮面积的预估大小以及连续驱动组件数目的大小来决定连线的电阻和电容值，STA软件则利用这些电阻电容值来计算连线延迟。

时序约束

时钟描述、边界条件、timing exception.

外部输出

constraint report

检查timing violations和constraints violations

path time report

时序库

时序模型

例如，对于反向器的cell来说，时序弧的取决于output load和input transition time. 通常来说input transition time时间越大，output load越大，delay越大。

线性模型

D0, D1, D2 are constants, S is the input transition time, and C is the output load capacitance.

非线性模型

复合电流源模型

延时计算模型

CMOS 通用 延时计算模型

CMOS 非线性延时计算模型

计算精度较高，synopsys 工艺库主要采用的模型。非线性延时计算模型提供两种计算延时的方法。

一种是通过逻辑门转换时间和输出端负载电容值作为索引，通过查找表得到相应的数据，并通过插值计算得到延时。

一种是通过逻辑门传播时间（propagation time）和输出端负载电容值作为索引，通过查表得到数据，并通过插值计算先得到逻辑门传播延时和逻辑门转换延时，在根据共识D(cell) = D(propagation) + D(transition)

互连线计算模型

时序cell类型

组合类型cell

一般是输入到输出的延迟，上升、下降。

时序类型cell

时序类型的cell的延时包含几种，同步的ck-D, 还有传输的ck-q， 以及ck-到CDN这样的异步的。

线载模型